[PATCH v1 24/30] dt-bindings: pinctrl: Add StarFive JH7110 pinctrl definitions

Hal Feng <hal.feng@xxxxxxxxxxxxxxxxxxxxxx> · Fri, 30 Sep 2022 15:33:28 +0800

From: Jianlong Huang <jianlong.huang@xxxxxxxxxxxxxxxx>

Add pinctrl definitions for StarFive JH7110 SoC.

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Signed-off-by: Hal Feng <hal.feng@xxxxxxxxxxxxxxxxxxxxxx>
---
 .../pinctrl/pinctrl-starfive-jh7110.h         | 931 ++++++++++++++++++
 1 file changed, 931 insertions(+)
 create mode 100644 include/dt-bindings/pinctrl/pinctrl-starfive-jh7110.h

diff --git a/include/dt-bindings/pinctrl/pinctrl-starfive-jh7110.h b/include/dt-bindings/pinctrl/pinctrl-starfive-jh7110.h
new file mode 100644
index 000000000000..159cfcf6b915
--- /dev/null
+++ b/include/dt-bindings/pinctrl/pinctrl-starfive-jh7110.h
@@ -0,0 +1,931 @@
+/* SPDX-License-Identifier: GPL-2.0 OR MIT */
+/*
+ * Copyright (C) 2022 StarFive Technology Co., Ltd.
+ */
+
+#ifndef __DT_BINDINGS_PINCTRL_STARFIVE_JH7110_H__
+#define __DT_BINDINGS_PINCTRL_STARFIVE_JH7110_H__
+
+/* aon_iomux pin */
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+#define	PAD_RGPIO1	2
+#define	PAD_RGPIO2	3
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+#define	PAD_GMAC0_TXD1	15
+#define	PAD_GMAC0_TXD2	16
+#define	PAD_GMAC0_TXD3	17
+#define	PAD_GMAC0_TXEN	18
+#define	PAD_GMAC0_TXC	19
+
+/* aon_iomux dout */
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+#define GPO_AON_PTC0_PWM4		3
+#define GPO_AON_PTC0_PWM5		4
+#define GPO_AON_PTC0_PWM6		5
+#define GPO_AON_PTC0_PWM7		6
+#define GPO_AON_CLK_GCLK0		7
+#define GPO_AON_CLK_GCLK1		8
+#define GPO_AON_CLK_GCLK2		9
+
+/* aon_iomux doen */
+#define OEN_AON_PTC0_OE_N_4		2
+#define OEN_AON_PTC0_OE_N_5		3
+#define OEN_AON_PTC0_OE_N_6		4
+#define OEN_AON_PTC0_OE_N_7		5
+
+/* aon_iomux gin */
+#define GPI_AON_PMU_GPIO_WAKEUP_0	0
+#define GPI_AON_PMU_GPIO_WAKEUP_1	1
+#define GPI_AON_PMU_GPIO_WAKEUP_2	2
+#define GPI_AON_PMU_GPIO_WAKEUP_3	3
+
+/* aon_iomux gmac0 syscon */
+#define PADCFG_PAD_GMAC0_MDC_SYSCON	0x58
+#define PADCFG_PAD_GMAC0_MDIO_SYSCON	0x5c
+#define PADCFG_PAD_GMAC0_RXD0_SYSCON	0x60
+#define PADCFG_PAD_GMAC0_RXD1_SYSCON	0x64
+#define PADCFG_PAD_GMAC0_RXD2_SYSCON	0x68
+#define PADCFG_PAD_GMAC0_RXD3_SYSCON	0x6c
+#define PADCFG_PAD_GMAC0_RXDV_SYSCON	0x70
+#define PADCFG_PAD_GMAC0_RXC_SYSCON	0x74
+#define PADCFG_PAD_GMAC0_TXD0_SYSCON	0x78
+#define PADCFG_PAD_GMAC0_TXD1_SYSCON	0x7c
+#define PADCFG_PAD_GMAC0_TXD2_SYSCON	0x80
+#define PADCFG_PAD_GMAC0_TXD3_SYSCON	0x84
+#define PADCFG_PAD_GMAC0_TXEN_SYSCON	0x88
+#define PADCFG_PAD_GMAC0_TXC_SYSCON	0x8c
+
+/* aon_iomux func sel */
+#define AON_IOMUX_CFGSAIF_144_ADDR	0x90
+#define PAD_GMAC0_RXC_FUNC_SEL_SHIFT	0x0
+#define PAD_GMAC0_RXC_FUNC_SEL_MASK	0x3
+
+#define PAD_GMAC0_RXC_FUNC_SEL		\
+	AON_IOMUX_CFGSAIF_144_ADDR	\
+	PAD_GMAC0_RXC_FUNC_SEL_SHIFT	\
+	PAD_GMAC0_RXC_FUNC_SEL_MASK
+
+/* sys_iomux pin */
+#define	PAD_GPIO0	0
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+#define	PAD_GPIO2	2
+#define	PAD_GPIO3	3
+#define	PAD_GPIO4	4
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+#define	PAD_GPIO6	6
+#define	PAD_GPIO7	7
+#define	PAD_GPIO8	8
+#define	PAD_GPIO9	9
+#define	PAD_GPIO10	10
+#define	PAD_GPIO11	11
+#define	PAD_GPIO12	12
+#define	PAD_GPIO13	13
+#define	PAD_GPIO14	14
+#define	PAD_GPIO15	15
+#define	PAD_GPIO16	16
+#define	PAD_GPIO17	17
+#define	PAD_GPIO18	18
+#define	PAD_GPIO19	19
+#define	PAD_GPIO20	20
+#define	PAD_GPIO21	21
+#define	PAD_GPIO22	22
+#define	PAD_GPIO23	23
+#define	PAD_GPIO24	24
+#define	PAD_GPIO25	25
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+#define	PAD_GPIO27	27
+#define	PAD_GPIO28	28
+#define	PAD_GPIO29	29
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+#define	PAD_GPIO33	33
+#define	PAD_GPIO34	34
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+#define	PAD_GPIO36	36
+#define	PAD_GPIO37	37
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+#define	PAD_GPIO45	45
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+#define	PAD_QSPI_DATA3	94
+
+#define GPO_LOW					0
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+
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+#define OEN_SPI0_NSSPCTLOE			13
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+#define OEN_SPI3_NSSPCTLOE			36
+#define OEN_SPI3_NSSPOE				37
+#define OEN_I2C4_IC_CLK_OE			38
+#define OEN_I2C4_IC_DATA_OE			39
+#define OEN_SPI4_NSSPCTLOE			40
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+#define OEN_SPI5_NSSPCTLOE			44
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+#define OEN_SPI6_NSSPCTLOE			48
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+#define OEN_NONE				50
+
+#define GPI_WAVE511_0_I_UART_RXSIN		0
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+#define GPI_SPDIF0_SPDIFI			3
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+#define GPI_HDMI0_DDC_SCL_IN			6
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+#define GPI_HDMI0_HPD				8
+#define GPI_I2C0_IC_CLK_IN_A			9
+#define GPI_I2C0_IC_DATA_IN_A			10
+#define GPI_SDIO0_CARD_DETECT_N			11
+#define GPI_SDIO0_CARD_INT_N			12
+#define GPI_SDIO0_CARD_WRITE_PRT		13
+#define GPI_UART0_SIN				14
+#define GPI_JTAG_DSP_TCK			15
+#define GPI_JTAG_DSP_TDI			16
+#define GPI_JTAG_DSP_TMS			17
+#define GPI_JTAG_DSP_TRST_N			18
+#define GPI_JTAG_CPU_CERTIFICATION_TDI		19
+#define GPI_JTAG_CPU_CERTIFICATION_TMS		20
+#define GPI_PDM_4MIC0_DMIC0_DIN			21
+#define GPI_PDM_4MIC0_DMIC1_DIN			22
+#define GPI_I2SRX0_EXT_SDIN0			23
+#define GPI_I2SRX0_EXT_SDIN1			24
+#define GPI_I2SRX0_EXT_SDIN2			25
+#define GPI_SPI0_SSPCLKIN			26
+#define GPI_SPI0_SSPFSSIN			27
+#define GPI_SPI0_SSPRXD				28
+#define GPI_JTAG_CPU_CERTIFICATION_TCK		29
+#define GPI_CRG0_EXT_MCLK			30
+#define GPI_I2SRX0_BCLK_SLV			31
+#define GPI_I2SRX0_LRCK_SLV			32
+#define GPI_I2STX0_BCLK_SLV			33
+#define GPI_I2STX0_LRCK_SLV			34
+#define GPI_TDM0_CLK_SLV			35
+#define GPI_TDM0_PCM_RXD			36
+#define GPI_TDM0_PCM_SYNCIN			37
+#define GPI_CAN1_CTRL_RXD			38
+#define GPI_I2C1_IC_CLK_IN_A			39
+#define GPI_I2C1_IC_DATA_IN_A			40
+#define GPI_SDIO1_CARD_DETECT_N			41
+#define GPI_SDIO1_CARD_INT_N			42
+#define GPI_SDIO1_CARD_WRITE_PRT		43
+#define GPI_SDIO1_CCMD_IN			44
+#define GPI_SDIO1_CDATA_IN_0			45
+#define GPI_SDIO1_CDATA_IN_1			46
+#define GPI_SDIO1_CDATA_IN_2			47
+#define GPI_SDIO1_CDATA_IN_3			48
+#define GPI_SDIO1_CDATA_IN_4			49
+#define GPI_SDIO1_CDATA_IN_5			50
+#define GPI_SDIO1_CDATA_IN_6			51
+#define GPI_SDIO1_CDATA_IN_7			52
+#define GPI_SDIO1_DATA_STROBE			53
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+#define GPI_SPI1_SSPFSSIN			57
+#define GPI_SPI1_SSPRXD				58
+#define GPI_I2C2_IC_CLK_IN_A			59
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+#define GPI_I2C3_IC_DATA_IN_A			67
+#define GPI_UART3_SIN				68
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+#define GPI_SPI3_SSPFSSIN			70
+#define GPI_SPI3_SSPRXD				71
+#define GPI_I2C4_IC_CLK_IN_A			72
+#define GPI_I2C4_IC_DATA_IN_A			73
+#define GPI_UART4_CTS_N				74
+#define GPI_UART4_SIN				75
+#define GPI_SPI4_SSPCLKIN			76
+#define GPI_SPI4_SSPFSSIN			77
+#define GPI_SPI4_SSPRXD				78
+#define GPI_I2C5_IC_CLK_IN_A			79
+#define GPI_I2C5_IC_DATA_IN_A			80
+#define GPI_UART5_CTS_N				81
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+#define GPI_SPI6_SSPRXD				90
+#define	GPI_NONE				91
+
+/* sys_iomux syscon */
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+
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+#define PAD_GPIO54_FUNC_SEL			\
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+#define PAD_GPIO55_FUNC_SEL			\
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+#define PAD_GPIO56_FUNC_SEL			\
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+#define PAD_GPIO57_FUNC_SEL			\
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+#define PAD_GPIO58_FUNC_SEL			\
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+#define PAD_GPIO59_FUNC_SEL			\
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+#define PAD_GPIO60_FUNC_SEL			\
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+#define PAD_GPIO61_FUNC_SEL			\
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+#define PAD_GPIO62_FUNC_SEL			\
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+#define PAD_GPIO63_FUNC_SEL			\
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+#define PAD_GPIO6_FUNC_SEL			\
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+#define PAD_GPIO9_FUNC_SEL			\
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+#define ISP_VIN_DVP_DATA0_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
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+#define ISP_VIN_DVP_DATA10_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA10_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA10_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA11_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA11_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA11_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA1_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA1_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA1_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA2_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA2_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA2_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA3_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA3_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA3_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA4_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_688_ADDR		\
+	ISP_VIN_DVP_DATA4_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA4_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA5_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_DATA5_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA5_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA6_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_DATA6_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA6_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA7_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_DATA7_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA7_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA8_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_DATA8_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA8_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA9_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_DATA9_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_DATA9_FUNC_SEL_MASK
+#define ISP_VIN_DVP_HVALID_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_HVALID_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_HVALID_FUNC_SEL_MASK
+#define ISP_VIN_DVP_VVALID_FUNC_SEL		\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	ISP_VIN_DVP_VVALID_FUNC_SEL_SHIFT	\
+	ISP_VIN_DVP_VVALID_FUNC_SEL_MASK
+#define DVP_CLK_FUNC_SEL			\
+	SYS_IOMUX_CFGSAIF_692_ADDR		\
+	DVP_CLK_FUNC_SEL_SHIFT			\
+	DVP_CLK_FUNC_SEL_MASK
+
+/* POS[0] */
+#define TESTEN_POS(data)	(((data) << 0x0) & 0x1)
+
+/* SMT[0] POS[1] */
+#define RSTN_SMT(data)		(((data) << 0x0) & 0x1)
+#define RSTN_POS(data)		(((data) << 0x1) & 0x2)
+
+/* DS[1:0] */
+#define OSC_DS(data)		(((data) << 0x0) & 0x3)
+
+/* sys ioconfig */
+/* IE[0] DS[2:1] PU[3] PD[4] SLEW[5] SMT[6] POS[7] */
+#define GPIO_IE(data)		(((data) << 0x0) & 0x1)
+#define GPIO_DS(data)		(((data) << 0x1) & 0x6)
+#define GPIO_PU(data)		(((data) << 0x3) & 0x8)
+#define GPIO_PD(data)		(((data) << 0x4) & 0x7)
+#define GPIO_SLEW(data)		(((data) << 0x5) & 0x20)
+#define GPIO_SMT(data)		(((data) << 0x6) & 0x40)
+#define GPIO_POS(data)		(((data) << 0x7) & 0x80)
+
+#define IO(config)		((config) & 0xFF)
+#define DOUT(dout)		((dout) & 0xFF)
+#define DOEN(doen)		((doen) & 0xFF)
+#define DIN(din_reg)		((din_reg) & 0xFF)
+
+/* syscon value */
+#define IO_3_3V			0 /* 00: 3.3v */
+#define IO_2_5V			1 /* 01: 2.5v */
+#define IO_1_8V			2 /* 10: 1.8v */
+
+#endif
-- 
2.17.1







